`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2024/02/25 17:49:31
// Design Name: 
// Module Name: D_flip
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module D_flip(
    input clk,
    input D,
    output wire Q,
    output wire notQ
    );
wire f1,f2,f3,f4,f5,f6;
assign f1 = ~(f4&f2);
assign f2 = ~(f1&f5);
assign f3 = ~(f6&f4);
assign f4 = ~(f3&clk);
assign f5 = ~(f4&clk&f6);
assign f6 = ~(f5&D);
assign Q = f1;
assign notQ = f2;
endmodule

